Применение генетического алгоритма для оптимизации процесса автоматической генерации тестовых шаблонов
https://doi.org/10.21822/2073-6185-2024-51-1-113-122
Аннотация
Цель. Всесторонняя проверка интегральных схем имеет решающее значение для предотвращения дорогостоящих ошибок и задержек в цикле разработки продукта. Это включает в себя тестирование взаимодействия и совместимости всех различных компонентов, составляющих микросхему, таких как центральный процессор, память и различные периферийные устройства. Для проверки соответствия интегральной схемы всем функциональным требованиям необходимо около 70% от всего времени проектирования. Очевидной задачей, которая стоит перед производителями интегральных схем, является исследование и разработка методов снижения сложности проектирования и сокращения сроков их изготовления. Необходимо исследовать возможность применения генетического алгоритма для оптимизации процесса ATPG при проектировании интегральных схем и предложить новый метод для тестирования сбоев перекрестных помех.
Метод. Проведены исследования в области применения генетического алгоритма для своевременного обнаружения ошибок, которые могут повлечь брак готового изделия.
Результат. Получены данные о количестве жертв и целевых ошибок для всех сбоев типа stuck-at-0 и stuck-at-1 для схем из наборов ISCAS'85 и ISCAS'89. Обнаружено, что предлагаемый метод эффективнее по сравнению со случайными векторами для различных эталонных схем в зависимости от количества обнаруженных целевых сбоев.
Вывод. Полученные результаты позволяют использовать представленный алгоритм в процессе проектирования ИС, позволив сократить время, затрачиваемое на тестирование и улучшить качество тестовых решений.
Ключевые слова
Об авторе
В. И. КураедовРоссия
Вадим Иванович Кураедов, аспирант, институт интегральной электроники имени академика К.А. Валиева (ИнЭл)
124498, г. Москва, г. Зеленоград, Площадь Шокина, дом 1, Россия
Список литературы
1. S. Hasan, A.K. Palit, W. Anheier, Test pattern generation and compaction for crosstalk induced glitches and delay faults, in Proceedings of the 23rd International Conference on VLSI Design (2010).
2. S. Jayanthy, M.C. Bhuvaneswari, S. Keesarapalli, Test generation for crosstalk-induced delay faults in VLSI circuits using modified FAN algorithm. VLSI Des. 2012. 2012;10 (Article ID 745861). https://doi.org/10.1155/2012/745861.
3. S. Jayanthy, M.C. Bhuvaneswari, M. Prabhu, Simulation based ATPG for low power testing of crosstalk delay faults in asynchronous circuits. Int. J. Comput. Appl. Technol. 2013; 48(3): 241–252. ISSN: 1741-5047.
4. W. Chen, S. K. Gupta, and M. A. Breuer, “Analytic models for crosstalk delay and pulse analysis under nonideal inputs,” in Proceedings of the IEEE International Test Conference, November 1997; 809–818.
5. S. Chun, T. Kim, and S. Kang, “ATPG-XP: test generation for maximal crosstalk-induced faults,” IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 28, no. 9, Article ID 5208481, 2009;28(9):1401–1413.
6. Darrel Whitley: A Genetic Algorithm Tutorial; November 10, 1993; Technical Report CS-93-103 (Revised); Department of Computer Science, Colorado State University, Fort Collins, US
7. D. Bryan, "The ISCAS'85 benchmark circuits and netlist format," North Carolina State University, vol. 25, 1985.
8. Pasca, V., Anghel, L. & Benabdenbi, M. Kth-Aggressor Fault (KAF)-based Thru-Silicon-ViaInterconnect Built -In Self-Test and Diagnosis. J Electron Test 2012; 817–829. https://doi.org/10.1007/s10836-012-5322-3.
9. Lee S., Cobb B., Dworak J., Grimaila M. R., Mercer M. R. A new ATPG algorithm to limit test set size and achieve multiple detections of all faults. Design, Automation and Test in Europe Conference and Exhibition, 2002; 94-99. DOI: 10.1109/DATE.2002.998255.
10. M. Fujita, N. Taguchi, K. Iwata, and A. Mishchenko. Incremental atpg methods for multiple faults under multiple fault models. In Sixteenth International Symposium on Quality Electronic Design, 2015; 177–180.
11. Jutman A., Ubar R. Design error diagnosis in digital circuits with stuck-at fault model. Microelectron Reliab, Dec. 2000; 40(2):307–320.
12. Rudnick, E.M., Patel, J.H., Greenstein, G.S., Niermann, T.M.: A genetic algorithm framework for test generation. Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on 1997; 16(9), 1034–1044.
13. Xue, D., Press, T.U. MATLAB Programming: Mathematical Problem Solutions. De Gruyter STEM. De Gruyter. 2020; 21.
14. Aggarwal, A.; Anderson, R. J. (1988), "A random NC algorithm for depth first search", Combinatorica, 8 (1): 1–12, doi:10.1007/BF02122548
Рецензия
Для цитирования:
Кураедов В.И. Применение генетического алгоритма для оптимизации процесса автоматической генерации тестовых шаблонов. Вестник Дагестанского государственного технического университета. Технические науки. 2024;51(1):113-122. https://doi.org/10.21822/2073-6185-2024-51-1-113-122
For citation:
Kuraedov V.I. Applying Genetic Algorithm for test pattern generation process optimization. Herald of Dagestan State Technical University. Technical Sciences. 2024;51(1):113-122. (In Russ.) https://doi.org/10.21822/2073-6185-2024-51-1-113-122